还是最近的案子。今天测试的时候发现输出信号给TCON老是解得不对，后来量了一下输出时钟，发现输出时钟接TCON后，时钟变差好多，不接TCON时钟还是不错的，把TCON的时钟直接从晶振给就没事，（也有变差，不过还可以接受）
TCON这边改不了了，FPGA输出管脚使用默认设置，（FPGA用XIXLINX XC2S100）用ISE综合，
不知道有没有什么办法来提高FPGA管脚的驱动能力？